#138 El rover, el lander y el orbiter si tienen componentes rad hard y rad tolerant (la diferencia es sutil pero importante, en el primero están endurecidos para soportarlo por diseño, en el segundo lo toleran porque se le han hecho test en condiciones de alta radiación)
El aparato en cuestión del que se habla en la noticia es el "Mars Helicopter Technology Demostration", un chisme al estilo de un dron que sirve para probar tecnología nueva en el espacio (es muy comun hacer esto, se manda una mision con hardware que tiene heritage y otra mas pequeña poco importante donde se prueban cosas nuevas y que "no importa" si falla -si si importa... pero menos que si se rompiera todo)
Portada
mis comunidades
otras secciones
Mmmm ya que el articulo no dice nada relevante aporto algo...
El limite físico del silicio es 0.543nm que es el lattice parameter del material (es decir, es el tamaño de la celda de silicio mínima):
https://www.princeton.edu/~maelabs/mae324/glos324/silicon.htm#:~:text=Silicon%20has%20the%20diamond%20cubic,lattice%20parameter%20of%200.543%20nm.
En teoría, se podría recudir mas al usar otros materiales o semiconductores que presidan del silicio como base y usen combinaciones de donantes/aceptadores para formar los extractos N/P.
Hay mas investigaciones como el "single atom transistor":
https://en.wikipedia.org/wiki/Single-atom_transistor
https://www.nist.gov/video/fabricating-single-atom-transistors
Puntos al vídeo del NIST que es para nenes de 5 años... ahora, se me ocurren no menos de 10 problemas técnicos para hacer eso sin contar las partes de cambiar los procesos desde cero (el paladio se usa hoy pero en cosas muy especificas)
Por otro lado, a estas distancias, la gente habla de que los efectos cuánticos ya no son despreciables, pero eso en la mayoría de los casos puede ser un tema a favor:
https://en.wikipedia.org/wiki/QFET
Hay muchísimos efectos cuánticos que pueden usarse para hacer cosas si se logra dominar (de forma industrialmente confiable) la fabricación a esa escala
Por cierto, recordar que los nanometros son hoy por hoy un tema mas marquetinero que otra cosa... los transistores en esos procesos por lo general tienen mucho mas tamaño que los nanometros que dice el proceso. Historicamente los nanometros se describian como el tamaño de la puerta MOS del transistor mas chico fabricable en ese proceso... hoy esto se ha perdido y lo usan como "el elemento mas pequeño litografiable en el silicio para este proceso". Eso ultimo, rara vez tiene relacion con el tamaño del transistor o con la densidad ligrada (aunque se correlaciona que un proceso mas chico puede generar mas densidad, pero nada mas)
https://www.pcmag.com/encyclopedia/term/process-technology
https://www.pcmag.com/encyclopedia/term/process-technology
Por ejemplo, en 7nm de intel se meten mas cosas que en 7nm de TSCM:
https://en.wikichip.org/wiki/7_nm_lithography_process
Pero también que que tomarlo con pinzas y tendría que verse (para cada aplicación en especifico) que tamaños se logran ya con el datasheet completo del proceso en mano (cosa que requiere venderle el alma a la foundry por ejemplo... no... en serio, conozco gente que ha firmado NDAs para el nodo de 14nm FinFET de TSCM y lo único que faltaba era el olor a azufre jajajaja)
PD: Se que me estoy olvidando de mas cosas pero con esto es mas que suficiente...